一条新定律，让华为芯片冲上热搜。
5月25日，在上海2026国际电路与系统研讨会（ISCAS）上，华为正式发布了一套全新的半导体理论——韬 (τ) 定律。这也是中国企业第一次，在全球半导体领域，拿出一套完整的、可指导行业发展的底层新规则。
华为半导体业务部总裁何庭波署名的同主题论文，提交于中国科学院科技论文预发布平台
韬 (τ) 定律的公式, 其中，τ_transistor、τ_circuit、τ_chip和τ_system分别表示晶体管层、电路层、芯片层和系统层的时间常数｜来源[1]
简单理解，韬定律说，应当把时间本身（而不是几何尺寸大小）作为主要指标。τ是一个特征时间常数，受多个因素影响，我们应该通过改变多种因素来缩小τ。几何微缩，也只是缩减τ的多种技术之一。
它新在哪里？
过去半个多世纪，全球芯片发展都在跟着摩尔定律走：集成电路上的晶体管数量大约每18至24个月翻一番，芯片性能跟着涨，成本跟着降。这好比在一片土地上，修建起各具功能的房子，修得越多，功能就越多。修不下了，就把房子的比例做得小一点、再小一点、更小一点……
但这极致的“小”，背后藏着两道绕不过去的坎。
一方面是物理极限，当晶体管缩小到只有几十个原子的宽度，电子会不受控制地“穿墙漏电”，导致能效比急剧恶化。再往下缩，物理上已经不现实了。
另一方面是天价成本，芯片是用光刻机制造的，制造好的光刻机本身也是难事。芯片上晶体管尺寸的每一次缩小，对光刻、材料、设备的要求都呈指数级飙升。一条3nm芯片生产线的投资超1400亿人民币，全球只有两三家企业玩得起。结果就是：制程越先进，能生产的厂商越少，单个晶体管的成本反而越来越高——这似乎违背了摩尔定律“更小更便宜”的规律。
图片来源：intel官网
简单来说，芯片已经“缩无可缩”，单纯靠缩小尺寸的升级方式，快走到头了。就在全行业陷入瓶颈、无计可施的时候，华为的韬定律给出了一个新的思路：既然平面上挤不出空间、缩不出性能，那就不卷平面尺寸，改卷立体堆叠。这就是韬定律的核心巧思：放弃极致的“空间缩微”，转向高效的“时间缩微”。
传统芯片普遍是纯平面布局，所有电路平铺在同一层面，线路又绕又长，电子传输延迟高、损耗大。而华为这次的逻辑折叠技术，直接把平铺的芯片电路“叠了起来”。
这样，原本相隔很远的功能模块，通过三维折叠直接贴在一起，电子传输的路径大幅缩短，信号延迟、功耗随之大幅降低。就好比曾经需要东市买骏马、西市买鞍鞯，堆叠以后，东市电梯上二楼就可以直接买到剩下的辔头和长鞭，省却大量时间。
不用追求更先进的光刻工艺、不用把晶体管做到极致微小，韬定律巧妙地凭借架构和设计创新，用自己擅长的方式实现性能飞跃。
这还不是简单的“把两层芯片直接摞在一起”那种封装技巧。华为做的，是在设计图纸阶段就按照两层甚至多层的目标，把楼梯、管线全部重新设计，根据更加高效的“动线”，合理分配水平和垂直方向的布局，让它们真正变成一个完整的复式大平层。这样一来，线路设计确实要费更大的功夫，但“家具”就不再需要做得那么迷你。
理论成立了，那现实呢？
根据华为披露的信息，在提出这套新理论之前，华为其实已经默默用它“练手”了整整六年。过去六年里，华为基于韬定律路径成功设计并量产了 381款芯片，从手机到基站，从车载到AI加速器，这三百多款芯片已经在各种真实场景里跑通了，证明这条路不光纸上说得通，工程上也做得成。
而且，即将于 2026年秋季 面世的新一代麒麟芯片，就将首次完整采用这样的“逻辑折叠”技术。华为官方实测数据显示，在不升级光刻工艺的前提下，这颗芯片的晶体管密度从155MTr/mm²跃升至238MTr/mm²，单代际提升幅度达55%；同时SoC性能核心能效提升41%，最高主频涨幅近13%，布线长度缩减约30%。
图片来源：华为
到时候，市场将会亲自验证：韬定律是否真的无需依赖更先进的制程节点，仅靠三维空间重构就能实现跨越式性能增长。毕竟，把两层发热大户贴在一起，散热就成了头号难题。华为的实测数据是在特定条件下跑出来的，能不能在手机这种密闭空间里持续满血输出，还得看量产后的真机表现。
更刺激的是，华为还给自己定了个目标：到2031年，基于韬定律的芯片，晶体管密度能做到等效1.4nm的水平。要知道，当前最先进的量产芯片制程也才2nm。
但你可能会说，业界目前普遍预测台积电、三星和英特尔这样的芯片巨头，将在2027-2028年就可以量产1.4nm的芯片，华为等到2031年才拿出一个“等效”的版本，那不就从一开始就注定落后人家三四年吗？
台积电芯片的潜在技术路线图｜9to5mac
质疑很真实，但在算力需求持续增长的今天，问题的关键其实不在于“谁先跑到1.4nm”，而在于两条路径的天花板分别在哪里。
要知道，1.4nm之后还有1nm、0.7nm，对于光刻机来说，每一步都像在针尖上跳舞。而韬定律下的堆叠，今天能叠3层，明天是不是就有机会叠10层、100层。
摩尔定律压缩尺寸的尽头就在眼前，而堆叠的路才刚刚开始。
参考资料
[1] 何庭波. A Time Scaling Theory for Multi-Layer Electronic Systems [J]. SCIENCE CHINA Information Sciences, 预发表.
[2] 华为技术有限公司. 华为发表韬(τ)定律，实现晶体管密度与系统性能突破 [官方新闻稿]. 2026年5月25日.（文中关于定律发布、381款芯片量产数据、麒麟芯片性能提升数据、2031年等效1.4nm目标等信息来源）
[3] 人民日报. 华为正式发表半导体领域新定律 [N]. 2026年5月25日.
[4] 21世纪经济报道. 华为“韬(τ)定律”来了，剑指1.4纳米芯片 [N]. 2026年5月25日.
[5] 上海证券报. “韬（τ）定律”有何影响？行业独家解读 [N/OL]. 2026年5月25日.
[5] ASML Holding N.V. *High-NA EUV Lithography System (EXE:5000) Product Roadmap and Delivery Schedule* [Investor Presentation]. 2024-2025.（关于1.4nm量产时间窗、High-NA EUV光刻机交付时间的行业共识依据）
[6] TechInsights. Logic Forecast: 1.4nm node risk production and volume ramp timeline [R]. 2024.
[7] Moore, G. E. Cramming more components onto integrated circuits [J]. Electronics, 1965, 38(8): 114-117.